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MitySOM-AM57x Wiki » FPGA Development »

Base Module Register for MitySOM-AM57X

Offset (Byte) Register D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0x00 Base Version Register See Core Version Register Description
0x02 IRQ0_FLAGS_1 IRQ0_VECTOR_PENDING[15:0]
0x04 IRQ0_FLAGS_2 IRQ0_VECTOR_PENDING[31:16]
0x06 IRQ0_ENABLES_1 IRQ0_VECTOR_ENABLE[15:0]
0x08 IRQ0_ENABLES_2 IRQ0_VECTOR_ENABLE[31:16]
0x0A IRQ0_ENABLES_SET_1 IRQ0_VECTOR_ENABLE_SET[15:0]
0x0C IRQ0_ENABLES_SET_2 IRQ0_VECTOR_ENABLE_SET[31:16]
0x0E IRQ0_ENABLES_CLR_1 IRQ0_VECTOR_ENABLE_CLR[15:0]
0x10 IRQ0_ENABLES_CLR_2 IRQ0_VECTOR_ENABLE_CLR[31:16]
0x12 IRQ1_FLAGS_1 IRQ1_VECTOR_PENDING[15:0]
0x14 IRQ1_FLAGS_2 IRQ1_VECTOR_PENDING[31:16]
0x16 IRQ1_ENABLES_1 IRQ1_VECTOR_ENABLE[15:0]
0x18 IRQ1_ENABLES_2 IRQ1_VECTOR_ENABLE[31:16]
0x1A IRQ1_ENABLES_SET_1 IRQ1_VECTOR_ENABLE_SET[15:0]
0x1C IRQ1_ENABLES_SET_2 IRQ1_VECTOR_ENABLE_SET[31:16]
0x1E IRQ1_ENABLES_CLR_1 IRQ1_VECTOR_ENABLE_CLR[15:0]
0x20 IRQ1_ENABLES_CLR_2 IRQ1_VECTOR_ENABLE_CLR[31:16]
0x22 IRQ_CPU_MAP_SET IRQNUM RSV IRQ_VEC RSV CPUID
0x24 IRQ_CPU_MAP_1 0 IRQ0[4] IRQ0[3] IRQ0[2] IRQ0[1] IRQ0[0]
0x26 IRQ_CPU_MAP_2 0 IRQ0[9] IRQ0[8] IRQ0[7] IRQ0[6] IRQ0[5]
0x28 IRQ_CPU_MAP_3 0 IRQ0[14] IRQ0[13] IRQ0[12] IRQ0[11] IRQ0[10]
0x2A IRQ_CPU_MAP_4 0 IRQ0[19] IRQ0[18] IRQ0[17] IRQ0[16] IRQ0[15]
0x2C IRQ_CPU_MAP_5 0 IRQ0[24] IRQ0[23] IRQ0[22] IRQ0[21] IRQ0[20]
0x2E IRQ_CPU_MAP_6 0 IRQ0[29] IRQ0[28] IRQ0[27] IRQ0[26] IRQ0[25]
0x30 IRQ_CPU_MAP_7 0000000000 IRQ0[31] IRQ0[30]
0x32 IRQ_CPU_MAP_8 1 IRQ1[4] IRQ1[3] IRQ1[2] IRQ1[1] IRQ1[0]
0x34 IRQ_CPU_MAP_9 1 IRQ1[9] IRQ1[8] IRQ1[7] IRQ1[6] IRQ1[5]
0x36 IRQ_CPU_MAP_10 1 IRQ1[14] IRQ1[13] IRQ1[12] IRQ1[11] IRQ1[10]
0x38 IRQ_CPU_MAP_11 1 IRQ1[19] IRQ1[18] IRQ1[17] IRQ1[16] IRQ1[15]
0x3A IRQ_CPU_MAP_12 1 IRQ1[24] IRQ1[23] IRQ1[22] IRQ1[21] IRQ1[20]
0x3C IRQ_CPU_MAP_13 1 IRQ1[29] IRQ1[28] IRQ1[27] IRQ1[26] IRQ1[25]
0x3E IRQ_CPU_MAP_14 1000000000 IRQ1[31] IRQ1[30]
0x40 IQC_CPU_MAP_14_DUP 1000000000 IRQ1[31] IRQ1[30]
0x42 FPGA_VERSION See Core Version Register Description

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